實驗二TTL集成邏輯門的邏輯功能與參數測試一、實驗目的1?掌握TTL與非門邏輯功能的測試方法快遞客服問題件處理詳細方法山木方法pdf計算方法pdf八字理論方法下載周線選股方法集錦；2?熟悉TTL與非門主要參數的測量方法；3?熟悉TH-SZ型數字電路實驗箱的結構和使用方法；二、預習要求什么叫TTL集成電路？它使用的電源電壓是多少？2?說明TTL與非門不使用的輸入端應如何處置？3?復習TTL與非門的邏輯功能，主要參數的概念和測量方法；TTL與非門的輸出特性曲線？從中讀取相關的參數值；三、實驗原理1?與非門的邏輯功能當輸入端中有一個或一個以上是低電平時，輸出端為高電平；只有當輸入端全部為高電平時，輸出端才是低電平。即有“)”得“1”全“1得“0”?其邏輯表達式為Y=礦?本實驗采用4輸入雙與非門,即在一塊集成塊內含有兩個互相獨立的與非門，每個與非門有4個輸入端。其邏輯符號及引腳排列如圖2-1(a)所示：38Y=(a國家標準邏輯符號(b)74LS2(g|腳排列圖2-國家標準邏輯符號及引腳排列四、實驗器件1.TH-SZ型數字電路實驗箱2?數字萬用表與非門若干導線五、實驗內容1.驗證TTL與非門的邏輯功能在合適的位置選取一個14腳的集成塊插座，按圖2—2接好線。
每個門的4個輸入端（假設為A,B,C,）接邏輯開關輸出插□ttl邏輯門功能與參數測試，以提供“0”與“1”電平信號（開關向上，輸出“1”；向下為“0”）。門的輸出端（假設為Y）接LED發光二極管，LED亮為輸出“1”，滅為輸出“0”按表2-1的真值表逐個測試集成塊中2個與非門的邏輯功能。十占v5'3矽&0(3A?宀，Cj「r7匸輸入輸出A1(1)BQC1⑶B1⑵表2-真值表a）b）（c）（d）主要參數測試電路圖2-邏輯功能測試電路2.主要參數的測試（將測試值填入表2-2）低電平輸出電源電流ICCL、高電平輸出電源電流ICCH、總的靜態功耗、低電平輸入電流IiL,高電平輸入電流IiH（IH很小，可不測）扇出系數No（先測出允許灌入的最大負載電流IOL）圖2-3低電平輸出電源電流ICCL指所有輸入端懸空，輸出端空載，輸出低電平時，電源提供給器件的電流。測試電路如圖2-3(所示。高電平輸出電源電流ICch指每個門各有一個以上的輸入端接地(最好全部接地)，輸出端空載，輸出高電平時，電源提供的電流。
測試電路如圖2-30示。(3計算總的靜態功耗iccl和icch標志著器件靜態功耗的大小，通常iccl>icch，所以靜態功耗為pccl=。低電平輸入電流IiL指被測輸入端接地，其余輸入端懸空時，由被測輸入端流出的電流值。希望I讓越小越好。測試電路如圖2-3(示。高電平輸入電流IiH指被測輸入端接高電平，其余輸入端接地，流入被測輸入端的電流值。希望扁越小越好。測試電路如圖2-3(示(因為扁很小，微安級，一般免于測試。本實驗也不測)。(6扇出系數N°指門電路能驅動同類門的個數，它是衡量門電路帶負載能力的一個參數。No=Il4l—般N0>8+5V+5V10K圖2-4扇出系數測試電路其中：IoL是指當v0L達到規定輸出的低電平的規范值(一般為0.4V)時，門電路允許灌入的最大負載電流。IOL測試電路如圖2-4示：圖2-5電壓傳輸特性測試電路表2-2主要參數測試結果h(mA)Icch(mA)I.(A)I.血)NO（計算）PCCI（計算）3．電壓傳輸特性門的輸出電壓u°隨輸入電壓Ui而變化的曲線稱為門的電壓傳輸特性，通過它可以讀得門電路的一些重要參數，如輸出高電平UOH、輸出低電平UOL、關門電平U°FF、開門電平UON、門限電平Uth等值。
測試電路如圖2-5所示：（1采用逐點測試法，即調節Rw,按表2-3逐點測得Ui及U°的值，然后繪制曲線。表2-3電壓傳輸特性Ui(V)00.20.40.60.81.01.21.41.51.62.02.53.03.5???Uo（v）（2繪制電壓傳輸特性曲線，并讀出輸出高電平UOH、輸出低電平UOL、關門電平UOFF、開門電平UON、門限電平UT的值，填入表2-4表2-4門電路有關的重要參數Uoh(V)Uoi(V)Uoff(V)Uoff⑴Uth(V)六、實驗報告軟件系統測試報告下載sgs報告如何下載關于路面塌陷情況報告535n,sgs報告怎么下載竣工報告下載要求1．回答預習要求中提出的問題快遞公司問題件快遞公司問題件貨款處理關于圓的周長面積重點題型關于解方程組的題及答案關于南海問題；2．記錄、整理實驗結果，并對結果進行分析；3?畫出實測的電壓傳輸特性曲線，從中讀出輸出高電平UOH、輸出低電平UOL、關門電平UOFF、開門電平UON、門限電平Uth的值，并在圖中標出。七、實驗注意事項1.TTL電源電壓使用范圍為+4.5V---+5.5V之間，超過5.5V將損壞器件；低于4.5V器件的邏輯功能將不正常。
實驗中要求使用+5V。電源極性絕對不允許接錯。2?接插集成塊時，要認清定位標記，不得插反。3?連線之前，先用萬用表測量導線是否導通。4?輸出端不允許直接接地或直接接+5V電源，否則將損壞器件。TTL與非門不用的輸入端可以懸空，示為“1”輸入。為了保證邏輯的絕對可靠，最好將不用端全部接+5V電源。實驗三組合邏輯電路實驗分析一、實驗目的1．掌握組合邏輯電路的分析方法與測試方法；2．了解組合電路的冒險現象及消除方法；3．驗證半加器、全加器的邏輯功能。二、預習要求1．復習組合邏輯電路的分析方法；2．復習用與非門和異或門等構成的半加器、全加器的工作原理；3．復習組合電路冒險現象（險象）的種類、產生原因，如何消除？三、實驗原理1．組合邏輯電路由很多常用的門電路組合在一起，實現某種功能的電路，它在任意時刻的輸出，僅取決于該時刻輸入信號的邏輯取值，而與信號作用前電路原來的狀態無關。2．組合邏輯電路的分析是指根據所給的邏輯電路，寫出其輸入與輸出之間的邏輯函數表達式或真值表，從而確定該電路的邏輯功能。其分析步驟為：3．組合電路的冒險現象（1）實際情況下，由于器件的延時效應，在一個組合電路中，輸入信號發生變化時，輸出出現瞬時錯誤的現象，把這現象叫做組合電路中的冒險現象，簡稱險象。
這里研究靜態險象，即電路達到穩定時，出現的險象。可分為0型靜態險象（如圖3-1）和1型靜態險象（如圖3-2）:0型靜態險象圖3-1其輸出函數y=a+a,在電路達到穩定時，即靜態時，輸出Y總是1。然而在輸入A變化時，輸出Y的某些瞬間會出現0,Y出現窄脈沖，存在有靜態0型險象。圖3-21型靜態險象其輸出函數Y=A+A,在電路達到穩定時，即靜態時，輸出Y總是0。然而在輸入A變化時，在輸出Y的某些瞬間會出現1,Y出現窄脈沖，存在有靜態1型險象。(2)進一步研究得知，對于任何復雜的組合邏輯電路，只要能成為A+A或AA的形式，必然存在險象。為了消除險象，通常用增加校正項的方法，如果表達式中出現A+A形式的電路，校正項為被賦值各變量的“乘積項”表達式中出現AA形式的電路，校正項為被賦值各變量的“和項”。例如：邏輯電路的表達式Y=AB+AC;當B=C=1時，Y=A+A，Y正常情況下，穩定后應輸出1，但實際中出現了0型靜態險象。這時可以添加校正項BC，則YAB+AC+BC=A+A+1=1,從而消除了險象。四、實驗器件1.TH-SZ型數字電路實驗箱2.雙蹤示波器..若干導線五、實驗內容1?分析、測試用與非門組成的半加器的邏輯功能(1)寫出圖3-3的邏輯表達式Yl=7仏忙c二圖3-3由與非門組成的半加器電路(2)根據表達式列出真值表3-1，并寫出最簡函數表達式(3)根據圖3-3,在實驗箱上選定兩個14腳的插座，插好兩片74LS
00,并接好連線,A,B兩輸入接至邏輯開關的輸出插口。S,C分別接至邏輯電平顯示輸入插□。按表3-2的C￡R表3.3異或門組成的半加器S=C=圖3-5全加器邏輯電路-=C=2?分析、測試用異或門和與非門組成的半加器的邏輯功能，填入表3-3圖3-4異或門和與非門組成的半加器3?分析、測試用異或門、與非門74S00和或非門組成的全加器的邏輯功能(1)根據邏輯電路寫出全加器的邏輯函數表達式，并化為最簡。Si=Si=(2)按圖3—5連線，Ai、Bi、Ci的值按表3-4輸入，觀察輸出Si、Si的值，填入表3-4。4．觀察冒險現象并消除按圖3-6接線，當B=C=1時，A輸入矩形波(f=lMHZ以上)，用示波器觀察、記錄Y波形。用添加校正項的方法消除險象。畫出校正后的電路圖，觀察、記錄校正后Y輸出波形。圖3-6險象的消除六、實驗報告要求1．整理實驗數據、圖表，并對實驗結果進行分析討論。2．總結組合電路的分析與測試方法。3．對險象進行討論。七、實驗注意事項1?實驗中要求使用+5V，電源極性絕對不允許接錯。
2．插集成塊時，要認清定位標記，不得插反。3?連線之前，先用萬用表測量導線是否導通。4?輸出端不允許直接接地或直接接+5V電源，否則將損壞器件。實驗四計數器及其應用（設計性）一、實驗目的1．學習集成觸發器構成計數器的方法。2．掌握中規模集成計數器的使用方法及功能側試方法。3.用集成電路計數器構成1/N分頻器。二、實驗預習要求復習計數器電路工作原理。2?預習中規模集成電路計數器的邏輯功能及使用方法。3.復習實現任意進制計數的方法。三、實驗原理計數器是典型的時序邏輯電路，它是用來累計和記憶輸入脈沖的個數.計數是數字系統中很重要的基本操作，集成計數器是最廣泛應用的邏輯部件之一。計數器種類較多，按構成計數器中的多觸發、器是否使用一個時鐘脈沖源來分，有同步計數器和異步計數器；根據計數制的不同，可分為二進制計數器、十進制計數器和任意進制計數器：根據計數的增減趨勢，又分為加法、減法和可逆計數器。還有可預置數和可編程序功能計數器等。本實驗主要研究中規模十進制計數器的功能及應用。1.的主要原理RptF仍弔%（1）是同步十進制可逆計數器，具有雙時鐘輸入，并具有清除和置數等功能，其邏輯符號及引腳排列如圖4-1所示。
UxToQ?5LP>74巧仏圖4—邏輯符號及引腳排列圖中：CPU—加計數端CPD-減計數端/LD-置數端CR-清零端/CO—非同步進位輸出端/BO—非同步借位輸出端DO、DI、D2、D3—數據輸入端Q0、Q1、Q2、Q3—數據輸出端功能如下表4—1：輸入輸出CR/加計數減計數、減計數的狀態轉換表如下表3—2：>加法計數（進位）輸入脈沖數輸1100出QQ減法計數（借位）2．計數器的級聯使用—個十進制計數器只能表示。0—9十個數，為擴大計數器范圍，常用多個十進制計數器級聯使用。同步計數器往往設有進位（或借位）輸出端，所以可以選用其進位（或借位）輸出信號驅動下一級計器。圖4—2是由利用其進位輸出/CO控制高一位的CPu端構成的加計數級聯圖?？梢詫崿F10火10=100進制“00”一“99”）的計數；如果要構成減計數電路，則利用其借位輸出/B0麟組高位的CPD端，實現“99”一“00”）的減法計數，如果計數初始值為00—99其中一個數，則必須先在輸入端D3—D0預置所要開始計數的初始值，令/LD=0，將此初始值預置完成，此后重新置/LD=1oQ0,-4"牡CO/COCPu“⑷丄2(D31圖4-2加計數級聯圖3．任意進制計數的實現(1)復位法獲得任意進制計數器假設已有N進制計數器，而需要得到一個M進制計數器時，只要M〈N,用復位法使計數器計數到M時置〃0”，即獲得M進制計數器。
圖4-3所示為用一片并采用復位法構成的5進制加法計數器。圖4-4生所示為用兩片級聯并采用復位法構成的幾60進制加法計數器。環CR?ixQi??4巧金U)書6W圖4-3采用復位法構成的5進制加法計數器圖4-4采用復位法構成的60進制加法計數(2)利用預置功能獲得任意進制計數器圖4-5是一個用兩片級聯構成的特殊12進制加法計數器電路。在數字鐘里，對時位的計數序列是1，2，3,???11，12；是12進制，而且沒有0。即從1開始計數、顯示到12為止，當計數到13時ttl邏輯門功能與參數測試，通過與非門產生一個復位信號，使(2)時的十位］直接置成0000,而(1)〔時的個位〕直接置成0001,從而實現了1-12計數。@I741￡必沖圖4—5采用預置法構成的特殊12進制加法計數器四、實驗儀器設備1.TH-SZ型數字電路實驗箱2.兩片—片五、實驗內容1.邏輯功能測試的16腳接VCC=+5V，8腳接地，計數脈沖CPu和CPD由單次脈沖源提供，置數端（/LD）、數據輸入端（D3—D0）分別接邏輯開關，輸出端（Q3—Q0）接譯碼顯示輸入的相應孔A、B、C、D,同時接至邏輯電平LED顯示插孔，/C0和/B0接邏輯電平LED顯示插孔。
按表4—1逐項測試，判斷該集成塊的功能是否正常。表3-1逐項測試，判斷該集成塊的功能是否正常，（1）清零（CR）令CR=1，其它輸入端狀態為任意態,，記錄的狀態和譯碼顯示的數值。之后，置CR=0。（2）置數（/CD）當CR=0,/LD=0，CPu、CPD任意態時，處子置數狀態。任給一組數據，輸出與數據相同，若:=G011,記錄的狀態和譯碼顯示的數值。（3）加法計數令CR=0，/LD=1，CPD=1,CPu接單次脈沖源。在清零后送入10個單次脈沖，觀察輸出狀態變化是否發華在CPu的上升沿。記錄譯碼依次顯示數字的情況。（4）減法計數令CR=0，/LD=1，CPu=l，CPD接單次脈沖源。在清零后送入10個單次脈沖，觀察輸出狀態變化是否發生在CPD的上升沿。記錄譯碼依次顯示數字的情況。任意進制的實現（1）用復位法獲得9洲和78洲加法計數器，分別畫出電路圖，并連線驗證其功能（可以參照圖4-3和圖4-4）。的16腳接VCC=+5V,8腳接地；CPD=1,/LD=1Q3—Q0接譯碼顯示輸入的相應插孔A,B,CD。（2）用預置法獲得30進制（從1開始計數）加法計數器，畫出電路圖，并連線驗證其功能可以參照圖4-5）的16腳接VCC=+5V，8腳接地；CPD=1，/LD=1,Q3—Q0接譯碼顯示輸入的相應插孔A、B、C、D。六、思考題將兩位十進制加法計數器改為兩位十進制減法計數器，實現由99一00遞減計數